へたれ技術者のヤサグレ日記(「ラムズがこれ以上大きくなりませんように」と願う人の日記)

_★ やったこと

[WORK]不具合解析
[WORK]段取り

1130起床。
朝一番で出社しようとしたけど起きられず。
1250出社。
昨日に引き続き不具合解析。
取り敢えずDMAサイクルの正常時と異常時の長さを測定。
その後、DMA転送終了直後にデヴァイスに対してwriteしている部分を観察。
トリガを引っかけるタイミングを試行錯誤しながら根気良く測定。
ここは、先日まで使っていたボロジアナ *1 では制限が多くて見えんかった場所。
今回のは16chでも5nsサンプリング可能で8chだと2.5nsまで見えてメモリも多いので長周期でも全部見える。
すると、ある信号に対するwriteパルスのsetup/holdがマイナスな部分を発見。
5nsの余裕持って設計していたがあったハズだったけど拡張部分はバッファが一発かまっているのを考慮が抜けていた。＿|￣|○

速攻でSH4のデータシートとデヴァイスのデータシートを見比べてタイミング設計をしなおし。
元の信号をトリガにしてタイミングをCPLD内で生成しなおすようロジック変更。
fitterにかけて現象がスグに発生する基板に書き込み。
再起動してみたらピタリと現象が止った。
ロジアナでsetup/holdが守らているのも確認。今度は10nsの余裕があるのを確認。
2時間エージングしてみたけど全くエラーは発生せず。
これでずっと悩んでいたバグがFIXされたようだ。
オレがちゃんと検証していれば良いってのは重々承知。
明日、製品に近い機械で長時間エージングを予定。さらにタイミングを総点検も予定。

今週の段取りやって1820撤収。
今週はお祭騒ぎになる予定。orz

もっと高分解能なロジアナ欲しいなぁ。
会社にあるのは最高でも2.5nsサンプリング。
シャノンの標本化の定理から言っても5ns以上の波形しか分らん。ざっくりUltraATA133が限界。
このままぢゃ高速バスに対応出来んよ。
まぁ、その場合にはGbitオーダのシリアルバスなんだろうけど。
いずれにせよ超高速デジタルオシロでないとだめぽ。

先週は分布定数回路の解析、今週はnsオーダのタイミング解析。
来週は何の解析やっているんだろうオレ...
何かアナログ回路、特に音声部分をやっているヨカーン。

[DVD]AIR-3をやっと見た。
泣きそう。つか泣いた。
美凪& ~~田村ゆかりん~~みちるの話はオレ的には観鈴ちんの話より泣ける。

*1: 8chだと最大5nsのサンプリングしか出来ん上にメモリが少ないのでDMAのような長いサイクルは先頭か終了しか見えん。

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