本日記に価値があるかどうかは各個人が判断するものであり強制したり、されたりするものではないと考える。

_★ いろいろ

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† 改版A/D変換基板デバグ:
やっと、まともに動いた。
何しろ3年前に書いたABEL-HDLのソースなので中で何をやっているのか思い出せかった。<あほ
頼りのタイミングチャート *1 もなくしてしまったので殆ど手探り状態だった。
そんな昔のソースなのでCPLDの外へ出す同期クロックをCPLD内部で2個所から参照していたのに気が付かんかった。
同期クロックのロジックを反転したら同期ズレしてしまったらしい。

まぁ。怪我の功名か消費電力を抑え込むことが出来たのは収穫かも。

† Xilinx:
Xilinx がISEをLinux対応にしたとのプレスリリースを発表。
が、どうもWINEを使ってやっているらしい。
ネイティブ版は2003年に出すとのこと。
うーむ。ISEなんかどーでも良いんでWebPackのネイティブ版を出して欲しい。
最新版のWebPackならFPGAのコンパイルも出来るしぃ。(でもFPGAは使わんけど)
そー言えば先週、 Lattice の商社が来てLaticeの優位性をアピールしに来た。
「20ゲートまでなら遅延が一定」というのは魅力的だしXilinxより低電力だと言われると評価にちと使ってみたい。
それにABELは必ずサポートするというしなぁ。心が揺れる。

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*1: A3用紙を2枚貼り合せて書いた。BUSからの信号とA/Dコンバータへの必須信号を元に、その間を補完する信号をどのタイミングで生成するか記述した。

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