へたれ技術者のヤサグレ日記(「ラムズがこれ以上大きくなりませんように」と願う人の日記)

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[WORK]Verilogセミナ
[WORK]段取り
[組合]第1回職場委員会資料作成

いつも通りに部屋を出て新横浜までVerilogのセミナに行く。
横浜線つーわけで始発から座れる。
激烈に眠かったので丁度良い。

0940頃、会場に着く。講師は女性の方だったけどVerilogに精通している。スゲイ。
これまで言語セミナって言えば講師の方はオジさんばかしだったので新鮮だった。

今、現在ABELで記述しているけど、各社とも近い将来ABELはサポートされなくなる方向にある。
で、VerilogかVHDLな訳だけどK君とタカちんがVHDLなのでオレはVerilogを習得する方向で考えた。
統一した方が良いという意見もあるが、IPがVerilogでしか提供されない場合とか提供する場合を考慮してオレはVerilogを選択してみた。
午前中は概要と文法。
うーむ、記述量が多い。
VerilogはVHDLより少ないと言うけどABELよりずっと多い。
こんな感じ。

VHDL>Verilog>越えられない壁>ABEL

あと、VerilogはC言語に近い記述と言われるが、どちらかと言えばPASCALに近い。
まぁ、CもPASCALも元はBCPLだけどな。
あと抽象化レヴェルは

C言語>>Verilog>VHDL>>ABEL>越えられない壁>ネットリスト

ABELをアンセンブラだとすればネットリストは機械語ってところか。
ABELだとかなり細かいことが出来るけどVerilogだと微妙。
Verilogでも出来るのは間違いない *1 のだけど、これまでABELで記述して来たのをそっくし変換するという手法は多分ムリ。
ABELな頭をパラダイムシフトせにゃいかんっぽい。
これと関連して階層化とかモジュール化の話。
ABELではフラットな階層で記述して来たけどVerilogとかは積極的にかモジュール化する。
モジュール化すんのは良いけど、どこまでやるかを見極めるのが当面の課題。
つーのは記述が冗長となってしまい回路規模が大きくなってしまうのではと危惧している。
潤沢にロジックエレメントがあるFPGAならイザ知らず、CPLDという極めて限られた資源だと冗長な記述はマクロセルの無駄遣いとなってしまう。
このヘンの話はソフトウェアと全く同じでアセンブラなり機械語でないと小さく出来無いというのに似ている。

午後からは演習を交えた講習。
最初の演習はロジックシミュレータを使った演習。
最後の方は実際にFPGAに実装しての演習。
今回は製品版ISE-7を使ったが、やや使い勝手が違って戸惑った。
つか、オレはWEB版(無料版)で且つ未だに4.2を使っている。<古っ
そー言えば来月にISEバージョン8が出るとか。
1700過ぎ終了。
ちょっと演習の復習をしてからサンプルソースを貰って1730撤収。

会社に今から戻ると電話連絡して横浜線に乗る。
1850頃にセミナ会場から会社に帰還。
オレはセミナに行っても直帰しないで会社に戻るでぇ。昔から...
まぁ、仕事がたまっているってのが一番の理由だけど...

帰還してからメイルを確認していると休む間もなく次々と声をかけられる。
組合の仕事したり明日以降の段取りをして2320過ぎ退社。

各方面で話題沸騰中のエアロバキバキ川野くん祭り
久々にDQN吊るし挙げ祭が発生している模様。
Internetつかネットの恐ろしさが分ったのでは？
まぁ、当然の報いだと思うけど。
それにしてもライブドア証券はホントにこの人を来年採用するん？
特に個人情報についての認識は厨房以下ですぞ。

*1: XilinxのISEの場合はAEBLで記述しても内部でVerilogもしくはVHDLに変換してから回路合成する。

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