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CPU基板CPLDロジックFIX
昨日、修正したロジックを改版した基板に反映。
が、予想通りというかfitting出来なくてfailしてしまう。
修正するために滅茶苦茶に悩む。
マクロセルが100個以上余っているしP-termも50%以下だけどI/Oピンが殆ど余っていない。
昨日作ったロジックを大幅に変更し試行錯誤の末にようやくfitting出来た。
その後、別件の内容も盛り込んだ修正を加えてfittingかけたら、またfail。
何とかfittingして動作確認したけど、今の状態ではちょっとでも修正しようものならスグにfitting出来なくなる危険な状態。
もう、追加回路があるとは思わんけど、ロジックミスが発見されたら修正が大変そう。ガクガクブルブル。